DRAM缩放需要新材料工程解决方案

对低成本的需求,更高密度的DRAM从未像物联网(物联网),自动车辆和5G连接,添加更多设备并指数增加数据,进一步紧张边缘和云计算基础设施。2030年,IOT设备估计为总共5000亿,每年生成一个数据的yottAbyte - 这是24字节的电量。

数据的价值来自使用AI越来越多地从加工才能获得可操作的见解。这需要经济实惠,高性能的DRAM和很多。DRAM制造商正在竞争,克服许多物理限制,如果尚未解决,将阻碍DRAM性能,功率,面积和成本。此博客将研究进一步缩放电容器和外围电路的挑战和机遇。

每个DRAM存储器单元由晶体管和电容器组成,电容器需要一起划分以使能钻头密度增加。电容器使用金属绝缘体 - 金属结构存储电荷。深孔衬有薄金属底电极,通常由氮化钛制成。然后,沉积一层高k绝缘介电材料。最后,沉积第二金属电极(见图1)。

图1:DRAM的示意图,显示了晶体管(底部)和高电容器(顶部)的阵列。

电容宽高比缩放

存储电容器的电荷与深孔的内部和外表面的表面积成比例。孔的高度与其直径的比率是纵横比。2D缩放的存储器单元使直径收缩,并且为了保持足够的表面积和电荷,纵横比必须增加。为了继续2D缩放,芯片制造商继续挤压电容器直径,这将宽高比推向极端。

虽然一个实际的想法,该方法正在击中传统图案化技术的物理限制。具体地,电容器孔限定为由蚀刻通过非晶多晶硅制成的牺牲硬质面罩,该牺牲硬质面罩通过蚀刻通过,产生用于随后蚀刻的模板成厚模具,该模具产生越来越窄的电容器孔。

随着高能离子蚀刻电容器孔,它们也在硬面罩上进食。纵横比越高,在完全形成电容器孔之前硬掩模侵蚀的风险越大,芯片破坏了芯片。

一种减轻这种风险的方法一直在增加硬掩模厚度,但这也产生了问题。较高的硬掩模加上较窄电容器孔的纵横比使得越来越难以完成蚀刻并去除所有蚀刻副产物。这些副产品可导致扭曲,弯曲,蚀刻和其他物理缺陷(参见图2)。

图2:缩放DRAM电容器的典型挑战的示意图。

为了继续缩放而真正需要的DRAM制造商是一种更密集,更硬的掩模材料,其侵蚀的速率大于底层电容模具。这种更薄的硬掩模将允许更深的蚀刻以及副产品去除具有均匀匹配深度的完美圆柱形和直电容器孔。

外围电路缩放

第二个继续DRAM收缩的机会是减小由逻辑晶体管和围绕DRAM单元阵列的互连布线组成的外围电路区域的大小(参见图3)。如果存储器单元刻度但外围电路没有,则周边占用芯片尺寸的百分比增加。逻辑很重要:它有助于确定当今高速DDR4和新兴DDR5 DRAM的性能和功耗。将逻辑晶体管连接到电池区域的每个金属线需要被绝缘电介质材料包围,以防止电信号之间的干扰,并且该电介质的厚度是影响缩放的另一个关键因素。在过去的25年中,DRAM制造商使用了两种氧化硅和四乙氧基硅烷(TEOS)中的一种 - 即介电材料。

图3:DRAM单元阵列,外围逻辑晶体管和互连布线的示意图。

如今,DRAM制造商面临20年前的前沿逻辑制造商面临的相同介质缩放挑战。超出某个点,减薄电介质使金属线带到如此靠近电容耦合增加。结果,该装置的功耗增加,性能降低,高热和潜在的可靠性问题。在逻辑缩放中,解决方案是新的铜低k互连。在DRAM中,现在允许金属线在不引起信号干扰的情况下将金属线放置在一起的新材料的时间。

新材料研究

这些DRAM缩放材料工程挑战 - 涉及涂抹硬质面罩和绝缘电介质 - 一直是激烈研究的主题。在我的下一个博客中,我将讨论应用材料一直在开发的新材料,帮助DRAM制造商扩展其产品路线图,以满足世界越来越多的需求,可以获得经济实惠的高性能DRAM。

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